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Chiplet 互联标准将逐渐统一
Chiplet 是硅片级别的“结构 - 重构 -复用”,它把传统的 SoC 分解为多个芯粒模块,将这些芯粒分开制备后再通过互联封装形成一个完整芯片。芯粒可以采用不同工艺进行分离制造,可以显着降低成本,并实现一种新形式的 IP 复用。随着摩尔定律的放缓, Chiplet 成本持续提高 SoC 集成度和算力的重要途径,特别是随着 2022 年 3 月份 UCle 联盟的成立, Chiplet 互联标准将逐渐统一,产业化进程将进一步加速。基于先进封装技术的 Chiplet 可能将重构芯片研发流程,从制造到封测,从 EDA 到设计,全方位影响芯片的区域与产业格局。
自1965 自摩尔定律首次被提出以来,集成电路产业一直遵循着摩尔定律向前发展。直到近几年,随着晶体管尺寸逼近材料的物理极限,工艺节点进步的花费已难以承受,芯片性能的提升也不再显着,摩尔定律接近极致。在此背景下, Chiplet (芯粒)技术逐渐崭露头角,
有望成为产业界解决高性能、低成本芯片需求的重要技术路线。Chiplet 创新了芯片封装理念。它把原本一体的 SoC ( System on Chip ,系统级芯片)分解为多个芯粒,分开制备出这些芯粒后,再将它们互联封装在一起,形成完整的复杂功能芯片。这其中,芯粒可以采用不同的工艺进行分离制造,例如对于 CPU 、 GPU 等工艺提升敏感的模块,采用昂贵的先进制程生产;而对于工艺提升不敏感的模块,采用成熟制程制造。同时,芯粒相比于 SoC 面积更小,可以大幅提高芯片的良率、提升晶圆面积利用率,进一步降低制造成本。此外,模块化的芯粒可以减少重复设计和验证环节,降低芯片的设计复杂度和研发成本,加快产品的
迭代速度。 Chiplet 被验证可以有效降低制造成本,已成为头部厂商和投资界关注的热点。
Chiplet 的技术核心在于实现芯粒间的高速互联。 SoC 分解为芯粒使得封装难度陡增,如何保障互联封装时芯粒连接工艺的可靠性、普适性,实现芯粒间数据传输的大带宽、低延迟,是 Chiplet 技术研发的关键。此外,芯粒之间的互联特别是2.5D 、 3D 先进封装会带来电磁干扰、信号干扰、散热、应力等诸多复杂物理问题,这需要在芯片设计时就将其纳入考虑,并对
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